由於人工智慧（AI）技術的迅速發展帶動了計算需求的爆炸性增長。為了滿足這些需求，各種專門設計的硬體加速卡如雨後春筍般湧現。這些AI加速卡廣泛應用於深度學習、機器學習和數據處理等領域,用以提高工作效率。

在這些加速卡中，除主晶片SoC (System on a Chip)與電源相關設計外;其中的時脈元件（Clock Components）扮演了至關重要的角色;用以確保系統在高效且精確的時間管理下運行。這些信號用於同步處理器、記憶體和其他元件，使其協同工作。

其主要時脈元件包括石英晶體振盪器（Crystal Oscillator）、時脈緩衝器（Clock Buffer）、和時脈合成器（Clock Synthesizer）三大類型

系統上各單元需要時脈元件規格,如圖一

相較於早期的AI加速卡晶片與網路通訊方案設計,新一代產品在時脈元件要求上;

將會遇如下到幾個問題需要多加留意：

相位噪聲和抖動是影響時脈信號穩定性的主要因素。在高頻運算中，這些噪聲和抖動會導致數據錯誤,與不完整的信號品質進而影響AI模型的準確性。因此，設計低相位噪聲和低抖動的時脈元件成為一大挑戰。

那如何降低頻率元件相位噪聲和抖動? 下列幾點是需要注意的:

• 選擇低相位噪聲和低抖動的時脈元件：選擇高品質的振盪器和時鐘源。
• 改進電源設計：使用穩定、低噪聲的電源設計這是很重要一點,這樣可以減少電源噪聲對相位噪聲和抖動的影響。
• 使用抖動清除器：在時鐘鏈路中使用抖動清除器來減少抖動的影響。
• 良好的屏蔽和佈局：對敏感電路進行屏蔽，合理佈局電路板，減少外部噪聲的干擾。
• 濾波器：使用適當的濾波器來抑制不必要的頻率成分，提高信號的純度。

相位噪聲和抖動是影響時脈信號穩定性的主要因素。在高頻運算中，這些噪聲和抖動會導致數據錯誤,與不完整的信號品質進而影響AI模型的準確性。因此，設計低相位噪聲和低抖動的時脈元件成為一大挑戰。

下列幾種方法可避免掉電磁干擾：

• 屏蔽：使用金屬屏蔽罩將時鐘產品包裹起來，以防止外部電磁場的干擾。屏蔽罩應該接地良好，確保屏蔽效果。但成本較高。
• 濾波：在電源線上和訊號線上添加濾波器，如電容、電感或共模扼流圈，可有效濾掉高頻干擾。
• 佈局優化：在PCB設計中，合理安排時脈線路的位置，盡量避免與高雜訊電路靠近。保持時脈訊號線的長度最短，並且避免訊號線平行走線，以減少訊號的耦合干擾。
• 接地層設計：在PCB上設計完整的接地層，確保時脈訊號有良好的回流路徑。使用多層板可以更好地控制訊號的傳輸特性和減少電磁干擾

高性能AI加速卡在運行時會產生大量的熱量，這對時脈元件的穩定性提出了挑戰。時脈元件必須具備良好的熱穩定性，能夠在高溫環境下保持穩定的運行。

下列幾種方法散熱的方法對應在在不同系統要求：

• 被動散熱：利用散熱片或導熱墊利用傳導方式把熱排出，以降低系統過熱風險。
• 主動散熱：有些系統可以接受加裝風扇或液冷設備對系統達到直接降溫的目標，這樣是最快的方式，但相對的成本也較其他的高。
• 環境冷卻：利用控制整體環境溫度來冷卻設備廣泛用在機房等密閉空間。

就是因為新一代AI 加速卡與高階網路通訊設備整體系統越來越複雜，所以時脈元件也從單一只需要傳統的石英晶體振盪器應用轉而需求多組數的頻率。另外在系統上的更多組數的頻率間也會有頻率相位之間的關聯。

當單一時脈元件輸出組數無法滿足系統整體需求時，就會需要用到時脈緩衝器(clock buffer)搭配用以擴展頻率輸出組數以滿足系統設計需求。另外對於時脈緩衝器本身輸出的clock 輸出抖動也有需要更好的效能求已達到SoC晶片對時脈規格需求的規範。

以下是針對有用搭配多個時脈緩衝器疊加應用時的對於total jitter 計算方式：

假設有 n 個時鐘緩衝器，每個緩衝器的抖動分別為 J1,J2,…,Jn​。如果這些抖動是獨立且隨機的，則總合抖動 Jtotal_可以通過以下方式計算：

這邊舉例有三個時鐘緩衝器，其RMS抖動分別為 J1=3ps ,J2=4ps,J3=5ps

那麼總抖動Jtotal 為：

另外有些系統會需要頻率同步或時間同步的產品應用(例如同步乙太網路、SONET/SDH、廣播視頻等)在對時脈元件方案的設計上，在初期就需考量到整體系統在時脈系統的規劃，並且評估溫度上升後所造成的影響。

cTE = Constant Time Error                                 ZDPLL = Zero Delay PLL

TDC = Time to Digital Converter                           T-BC = Telecom Boundary Clock

PTP = Precision Time Protocol                             TSU = Time Stamp Unit

以下是工程師在專案設計時如何選擇一個合適的時脈方案：

• 頻率靈活性：能根據不同運算需求生成多種頻率的時脈信號。(圖二)
• 動態調整：具備動態頻率調整能力，優化系統功耗和性能。
• 相位同步：確保生成的時脈信號在不同頻率之間保持相位同步。(圖三)

綜合上述觀點，為了提供符合市場上不同的產品對於時脈元件的需求，瑞薩電子長久以來推出高度彈性的整合型時晶片方案適用於搭配各類型產品應用。我們以時脈元件抖動性能區分各分為以下五個家族時脈方案以滿足各類型的系統晶片要求，再加上搭配各類型的時脈緩衝器與石英震盪器，讓客戶端可以一站購足所有時脈元件。

隨著AI技術的不斷進步，AI加速卡與高階網路通訊設備的設計也將變得更加複雜和多樣化。時脈元件作為關鍵組成部分，其性能和穩定性將直接影響整個系統的效率和可靠性。未來，隨著半導體製程技術的發展，時脈元件的性能將進一步提升，滿足更高的運算需求。同時，人工智慧技術的進步也將推動時脈元件設計的創新，實現更高效、更精確的時脈管理。

• https://www.renesas.com/us/en/products/clocks-timing/versaclock-programmable-clocks